sezione_5a
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sezione_5a [2019/03/01 10:34] – [Ingressi sincroni e asincroni] admin | sezione_5a [2020/04/02 07:51] – [Il caso SR edge triggered] admin | ||
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Linea 28: | Linea 28: | ||
che rappresenta lo stato di memorizzazione((l' | che rappresenta lo stato di memorizzazione((l' | ||
- | Il circuito, i simboli logici e la tabella della verità della figura 3 mostrano un latch SR con ingressi attivi alti. La soluzione circuitale è simile ma con porte NAND e NOR scambiate. Un latch SR si può ottenere cablando opportunamente un integrato come il 7400 (4 porte NAND) o il 7402 (4 NOR) ma esiste anche in forma integrata (74279). | + | Il circuito, i simboli logici e la tabella della verità della figura 3 mostrano un latch SR con ingressi attivi alti. La soluzione circuitale è simile ma con porte NAND e NOR scambiate. Un latch SR si può ottenere cablando opportunamente un integrato come il 7400 (4 porte NAND) o il 7402 (4 NOR) ma esiste anche in forma integrata ([[https:// |
Il diagramma temporale di figura 4 mostra l' | Il diagramma temporale di figura 4 mostra l' | ||
Linea 58: | Linea 58: | ||
La figura 10 mostra il simbolo e la corrispondente tabella della verità di due flip-flop edge triggered, uno attivo sul fronte di salita del clock (a sinistra) e uno sul fronte di discesa (a destra). Osserviamo che: | La figura 10 mostra il simbolo e la corrispondente tabella della verità di due flip-flop edge triggered, uno attivo sul fronte di salita del clock (a sinistra) e uno sul fronte di discesa (a destra). Osserviamo che: | ||
- | * ella tabella della verità il fronte attivo del clock è indicato con una freccia | + | * nella tabella della verità il fronte attivo del clock è indicato con una freccia |
* nel simbolo l' | * nel simbolo l' | ||
* il fronte attivo è quello di discesa se è presente il pallino sull' | * il fronte attivo è quello di discesa se è presente il pallino sull' |
sezione_5a.txt · Ultima modifica: 2023/03/22 07:29 da admin