Appunti di Elettrotecnica ed Elettronica - classe terza

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sezione_5a [2018/03/06 15:43] – [5A Latch e flip-flop] adminsezione_5a [2020/04/02 07:51] – [Il caso SR edge triggered] admin
Linea 28: Linea 28:
 che rappresenta lo stato di memorizzazione((l'espressione logica si ricava dal circuito logico applicando De Morgan)) e l'uscita mantiene il valore acquisito in precedenza. che rappresenta lo stato di memorizzazione((l'espressione logica si ricava dal circuito logico applicando De Morgan)) e l'uscita mantiene il valore acquisito in precedenza.
  
-Il circuito, i simboli logici e la tabella della verità della figura 3 mostrano un latch SR con ingressi attivi alti. La soluzione circuitale è simile ma con porte NAND e NOR scambiate. Un latch SR si può ottenere cablando opportunamente un integrato come il 7400 (4 porte NAND) o il 7402 (4 NOR) ma esiste anche in forma integrata (74279). +Il circuito, i simboli logici e la tabella della verità della figura 3 mostrano un latch SR con ingressi attivi alti. La soluzione circuitale è simile ma con porte NAND e NOR scambiate. Un latch SR si può ottenere cablando opportunamente un integrato come il 7400 (4 porte NAND) o il 7402 (4 NOR) ma esiste anche in forma integrata ([[https://www.ti.com/lit/ds/symlink/sn74ls279a.pdf|74279]]). 
  
 Il diagramma temporale di figura 4 mostra l'andamento nel tempo delle variabili, in particolare l'effetto sull'uscita Q (anche complementata) degli ingressi S e R. Il diagramma temporale di figura 4 mostra l'andamento nel tempo delle variabili, in particolare l'effetto sull'uscita Q (anche complementata) degli ingressi S e R.
Linea 58: Linea 58:
  
 La figura 10 mostra il simbolo e la corrispondente tabella della verità di due flip-flop edge triggered, uno attivo sul fronte di salita del clock (a sinistra) e uno sul fronte di discesa (a destra). Osserviamo che: La figura 10 mostra il simbolo e la corrispondente tabella della verità di due flip-flop edge triggered, uno attivo sul fronte di salita del clock (a sinistra) e uno sul fronte di discesa (a destra). Osserviamo che:
-  * ella tabella della verità il fronte attivo del clock è indicato con una freccia+  * nella tabella della verità il fronte attivo del clock è indicato con una freccia
   * nel simbolo l'ingresso del clock si distingue per il triangolo posto all'interno del simbolo e la sigla CK   * nel simbolo l'ingresso del clock si distingue per il triangolo posto all'interno del simbolo e la sigla CK
   * il fronte attivo è quello di discesa se è presente il pallino sull'ingresso (o il mezzo triangolo nei simboli ANSI/IEEE)   * il fronte attivo è quello di discesa se è presente il pallino sull'ingresso (o il mezzo triangolo nei simboli ANSI/IEEE)
Linea 66: Linea 66:
  
 Nei flip-flop possono essere presenti anche degli ingressi **asincroni** che permettono di impostare lo stato  dell'uscita a prescindere dallo stato del segnale di clock. Ad esempio il SRFF di figura 11 dispone di due ingressi asincroni attivi bassi: Nei flip-flop possono essere presenti anche degli ingressi **asincroni** che permettono di impostare lo stato  dell'uscita a prescindere dallo stato del segnale di clock. Ad esempio il SRFF di figura 11 dispone di due ingressi asincroni attivi bassi:
-  * //preset// `bar PR` imposta l'uscita a 1 indipendentemente dallo stato del clock +  * //preset// `bar {PR}` imposta l'uscita a 1 indipendentemente dallo stato del clock 
-  * //clear// `bar CL` imposta l'uscita a 0 indipendentemente dallo stato del clock+  * //clear// `bar {CL}` imposta l'uscita a 0 indipendentemente dallo stato del clock
  
 Gli ingressi S e R sono invece sincroni ed hanno effetto solo in presenza di un fronte del segnale di clock. Gli ingressi S e R sono invece sincroni ed hanno effetto solo in presenza di un fronte del segnale di clock.
sezione_5a.txt · Ultima modifica: 2023/03/22 07:29 da admin