sezione_5a
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sezione_5a [2018/03/06 15:43] – [5A Latch e flip-flop] admin | sezione_5a [2020/03/31 08:01] – [2 Il latch SR (Set-Reset)] admin | ||
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Linea 28: | Linea 28: | ||
che rappresenta lo stato di memorizzazione((l' | che rappresenta lo stato di memorizzazione((l' | ||
- | Il circuito, i simboli logici e la tabella della verità della figura 3 mostrano un latch SR con ingressi attivi alti. La soluzione circuitale è simile ma con porte NAND e NOR scambiate. Un latch SR si può ottenere cablando opportunamente un integrato come il 7400 (4 porte NAND) o il 7402 (4 NOR) ma esiste anche in forma integrata (74279). | + | Il circuito, i simboli logici e la tabella della verità della figura 3 mostrano un latch SR con ingressi attivi alti. La soluzione circuitale è simile ma con porte NAND e NOR scambiate. Un latch SR si può ottenere cablando opportunamente un integrato come il 7400 (4 porte NAND) o il 7402 (4 NOR) ma esiste anche in forma integrata ([[https:// |
Il diagramma temporale di figura 4 mostra l' | Il diagramma temporale di figura 4 mostra l' | ||
Linea 66: | Linea 66: | ||
Nei flip-flop possono essere presenti anche degli ingressi **asincroni** che permettono di impostare lo stato dell' | Nei flip-flop possono essere presenti anche degli ingressi **asincroni** che permettono di impostare lo stato dell' | ||
- | * //preset// `bar PR` imposta l' | + | * //preset// `bar {PR}` imposta l' |
- | * //clear// `bar CL` imposta l' | + | * //clear// `bar {CL}` imposta l' |
Gli ingressi S e R sono invece sincroni ed hanno effetto solo in presenza di un fronte del segnale di clock. | Gli ingressi S e R sono invece sincroni ed hanno effetto solo in presenza di un fronte del segnale di clock. |
sezione_5a.txt · Ultima modifica: 2023/03/22 07:29 da admin